En els darrers anys, amb el ràpid desenvolupament d’ordinadors, xarxes digitals i tecnologies de televisió, la demanda d’imatges de televisió d’alta qualitat de les persones ha continuat augmentant i la indústria de la ràdio i la televisió del meu país ha experimentat un ràpid desenvolupament. La transmissió de TV digital per satèl·lit, que es va llançar fa quatre anys, ha format ara una escala considerable. La gravació de vídeo digital, els efectes especials digitals, els sistemes d’edició no lineal, els estudis virtuals, els vehicles de difusió digital, les matrius de disc dur de la xarxa i els sistemes de reproducció digital robòtica han entrat successivament a les estacions de televisió CCTV i provincials i municipals. El televisor digital estàndard d’alta definició SDTV / HDTV s’ha catalogat com un dels principals projectes nacionals de la indústria de la investigació científica i l’emissió pilot s’ha dut a terme a la torre central de ràdio i televisió. En l'actualitat, s'ha promogut intensament la producció de programes de televisió digital i la difusió terrestre de televisió digital del meu país, i l '"Onzè Pla quinquennal" serà el període de preparació per al canvi global de la televisió digital del meu país, i una etapa important de la transició del sistema de radiodifusió i televisió d’analògic a digital.
Aquest disseny està dissenyat per fer front a aquesta tendència i per satisfer l’enorme demanda del mercat d’equips de transmissió òptica de senyal de vídeo digital ASI / SDI multicanal. És un equip de transmissió òptica que utilitza tecnologia de multiplexació per divisió de temps per transmetre simultàniament dos senyals de vídeo digital ASI / SDI en una fibra òptica. Aquest disseny pot establir una base sòlida per al desenvolupament d’equips de transmissió òptica de senyals digitals asíncrons d’alta velocitat en el futur.
1. Pla d’implementació del sistema
El senyal sèrie ASI / SDI es transforma en el circuit d'equalització i es converteix en un conjunt de senyals diferencials; llavors el rellotge del senyal s’extreu a través del circuit de recuperació del rellotge per utilitzar-lo en la següent descodificació i sincronització del senyal; després de passar pel circuit de descodificació, el senyal sèrie d'alta velocitat es transforma en un senyal paral·lel de baixa velocitat per preparar-se per al següent procés de multiplexació elèctrica; finalment, el senyal asíncron se sincronitza amb el rellotge de multiplexació elèctrica local mitjançant l’ajust del circuit FIFO, realitzant així la multiplexació elèctrica local; Després es transmet a l’extrem receptor mitjançant la conversió elèctrica / òptica del mòdul òptic. Després de rebre el senyal, l'extrem receptor passa per una sèrie de circuits de conversió inversa per restaurar el senyal sèrie ASI / SDI original per completar tot el procés de transmissió.
En aquest disseny, la tecnologia de multiplexació elèctrica dels senyals ASI / SDI és la clau de tot l’enllaç tècnic. Com que la velocitat de senyal ASI / SDI necessària per a la multiplexació de potència en el projecte és molt elevada, la taxa estàndard arriba a 270Mbit / s i no és una multiplexació de senyal homòloga, és difícil i poc econòmic multiplexar directament el senyal i cal primer es restaurarà. El rellotge de cada senyal converteix el senyal sèrie d’alta velocitat en un senyal paral·lel de baixa velocitat i, a continuació, ajusta el ritme del rellotge de cada senyal a través del circuit de xips FIFO per aconseguir la sincronització amb el rellotge local i, a continuació, multiplexa els dos senyals elèctrics mitjançant el xip programable, i després realitzar la transmissió multiplex per divisió de temps. Només després d’aquesta sèrie de procediments de processament del senyal es pot realitzar un procés de desmultiplexació suau a l’extrem receptor, que també és el principal punt tècnic del disseny.
A més, el bloqueig de la multiplexació elèctrica també és un problema. Com més canals de senyal, major velocitat, més difícil és bloquejar i majors són els requisits tècnics per al disseny de la placa PCB. Aquest problema es pot resoldre molt bé mitjançant diversos tractaments, com ara la col·locació raonable de diversos components i el filtratge científic del desordre.
2. Circuit de maquinari
En aquest disseny, l'ús principal és l'últim potent i estable chipset de vídeo digital de National Semiconductor. El xip de descodificació i conversió sèrie / paral·lel és CLC011; el xip de codificació i conversió en paral·lel / sèrie és CLC020; el xip de recuperació del rellotge és LMH0046; el xip d’equalització de cable adaptatiu és CLC014; el xip CPLD és LC4256V de LATTICE; el xip FIFO és IDT72V2105 de IDT.
La part d’equalització del procés de processament de circuits es mostra a la figura 2. Es pot observar a la figura 2 que el senyal serial d’entrada ASI / SDI d’entrada única es transforma després de passar pel circuit d’equalització i es converteix en un conjunt de senyals diferencials, que és llest per al posterior procés de recuperació del rellotge. Després de passar el circuit d'equalització, la qualitat del senyal es millora considerablement i es comparen les formes d'ona del senyal d'entrada i sortida tal com es mostra a la figura 3.
Figura 2 Part equilibrada del procés de processament del circuit
Figura 3 Comparació de formes d'ona del circuit d'equalització
La part de recuperació del rellotge del procés de processament del circuit es mostra a la figura 4. Es pot veure a la figura 4 que el mode de treball del xip està correctament configurat, es proporciona un rellotge de 27 M localment perquè el xip de recuperació del rellotge l’utilitzi, -El senyal diferencial de velocitat s'introdueix al xip i el senyal sèrie es recupera després de processar el xip. El senyal de rellotge que s'utilitza en la següent part de descodificació del circuit. Al mateix temps, el xip també pot suportar la recuperació de rellotges per a senyals d'alta definició.
Figura 4 Part de recuperació del rellotge del procés de processament del circuit
El procés de descodificació d'una part del circuit es mostra a la figura 5. Es pot veure a la figura 5 que el rellotge serial i les dades serials recuperades pel xip de recuperació del rellotge s'introdueixen al xip de descodificació, després de la conversió sèrie / paral·lel, de 10 bits es generen dades paral·leles i un rellotge paral·lel de 27M per preparar el rellotge per al següent circuit FIFO. Ajusteu l’ús. El diagrama de temps dels senyals en cada mode de treball es mostra a la figura 6.
Figura 5 Part de descodificació del procés de processament de circuits
Figura 6 Esquema de temporització del senyal de cada mode
La part FIFO del procés de processament de circuits es mostra a la figura 7. Entre ells, el rellotge de lectura utilitza el rellotge paral·lel de 27M recuperat pel circuit de codificació i el rellotge d’escriptura utilitza el rellotge de 27M local. El senyal paral·lel de 10 bits que passa pel FIFO se sincronitza amb el rellotge local mitjançant l'ajust per preparar-se per a l'entrada posterior al CPLD per a la multiplexació elèctrica. El procediment de multiplexació elèctrica de CPLD és el següent, entre els quals el 2BP-S és el procediment de multiplexació i el 2BS-P és el procediment de demultiplexació.
Figura 7 Part FIFO del procés de processament del circuit
L’arquitectura ESQUEMÀTICA de 2BP-S és
SIGNAL gnd: std_logic: = '0';
SIGNAL vcc: std_logic: = '1';
Senyal N_25: std_logic;
Senyal N_12: std_logic;
Senyal N_13: std_logic;
Senyal N_15: std_logic;
Senyal N_16: std_logic;
Senyal N_17: std_logic;
Senyal N_21: std_logic;
Senyal N_22: std_logic;
Senyal N_23: std_logic;
Senyal N_24: std_logic;
Començar
I30: Mapa de ports G_D (CLK => N_25, D => N_13, Q => N_22);
I29: Mapa de ports G_D (CLK => N_25, D => N_16, Q => N_23);
I34: Mapa de ports G_OUTPUT (I => N_22, O => Q0);
I33: Mapa de ports G_OUTPUT (I => N_23, O => Q1);
I2: Mapa de ports G_INPUT (I => CLK, O => N_25);
I7: Mapa de ports G_INPUT (I => A, O => N_12);
I8: Mapa de ports G_INPUT (I => LD, O => N_21);
I6: Mapa de ports G_INPUT (I => B, O => N_15);
I12: Mapa de ports G_2OR (A => N_17, B => N_24, Y => N_16);
I16: Mapa de ports G_2AND1 (AN => N_21, B => N_22, Y => N_24);
I21: Mapa de ports G_2AND (A => N_21, B => N_12, Y => N_13);
I20: Mapa de ports G_2AND (A => N_21, B => N_15, Y => N_17);
Fi ESQUEMÀTIC;
L’arquitectura ESQUEMÀTICA de 2BS-P és
SIGNAL gnd: std_logic: = '0';
SIGNAL vcc: std_logic: = '1';
Senyal N_5: std_logic;
Senyal N_1: std_logic;
Senyal N_3: std_logic;
Senyal N_4: std_logic;
Començar
I8: Mapa de ports G_OUTPUT (I => N_4, O => Q0);
I1: Mapa de ports G_OUTPUT (I => N_5, O => Q1);
I2: Mapa de ports G_INPUT (I => CLK, O => N_3);
I3: Mapa de ports G_INPUT (I => SIN, O => N_1);
I7: Mapa de ports G_D (CLK => N_3, D => N_4, Q => N_5);
I4: Mapa de ports G_D (CLK => N_3, D => N_1, Q => N_4);
Fi ESQUEMÀTIC;
La part de codificació del procés de processament del circuit es mostra a la figura 8. Després de rebre les dades, el mòdul òptic receptor recupera les dades paral·leles i el rellotge síncron a través del programa de desmultiplexació del CPLD i, a continuació, recupera el senyal serial d'alta velocitat original a través del circuit de xip de codificació, que finalment surt el dispositiu de transmissió després de ser conduït pel xip del controlador de cable. Completeu tot el procés de transferència. Entre ells, la seqüència del senyal de la part del circuit de codificació es mostra a la figura 9.
Figura 8 Part del codi del procés de processament de circuits
Figura 9 Esquema de temporització del senyal del circuit de codificació
3. comentaris finals
El disseny de l’equip de transmissió òptica de multiplexació elèctrica de senyal ASI / SDI asíncron basat en CPLD utilitza l’última tecnologia de multiplexació / demultiplexació elèctrica de senyal ASI / SDI, que pot realitzar la transmissió de multiplexació de divisió de temps de dos senyals, en substitució de la multiplexació de divisió d’ona anterior. El mode de transmissió de senyals asíncrones multicanal basat en estalvia enormement els costos de producció i millora encara més la competitivitat del mercat dels productes.
El nostre altre producte:
