El disseny de xips és una de les prioritats de desenvolupament de cada país i ampliar la indústria xinesa de disseny de xips ajudarà a reduir la dependència del meu país de xips estrangers. En articles anteriors, l'editor va introduir una vegada el flux directe i invers del disseny de xips i les perspectives del disseny de xips. En aquest article, l’editor us presentarà el capítol real de disseny de xips: l’optimització i realització del consum d’energia de l’arbre del rellotge en el disseny de xips RFID.
Descripció general de 1
UHF RFID és un xip d’etiqueta d’identificació de radiofreqüència UHF. El xip adopta un mode d’alimentació passiva: després de rebre l’energia portadora, la unitat frontal RF genera un senyal d’alimentació Vdd per subministrar tot el xip perquè funcioni. A causa de les limitacions del sistema d'alimentació, el xip no pot generar una unitat de corrent gran, de manera que el disseny de baixa potència s'ha convertit en un gran avenç en el procés de desenvolupament del xip. Per tal que la part del circuit digital produeixi el mínim consum d'energia possible, en el procés de disseny de circuits lògics digitals, a més de simplificar l'estructura del sistema (les funcions simples només contenen el mòdul de codificació, el mòdul de descodificació, el mòdul de generació de nombres aleatoris, el rellotge) , mòdul de restabliment, unitat de control de memòria A més del mòdul de control general), el disseny de circuits asíncrons s’adopta en el disseny d’alguns circuits. En aquest procés, hem vist que, com que l’arbre del rellotge consumeix una gran part del consum d’energia de la lògica digital (aproximadament un 30% o més), reduir el consum d’energia de l’arbre del rellotge també s’ha convertit en una reducció del consum d’energia del la lògica digital i la potència de tot el xip d’etiqueta. Un pas important per al consum.
2 Composició d'energia dels xips i mètodes per reduir el consum d'energia
2.1 La composició del consum d'energia
Figura 1 Composició del consum d'energia del xip
El consum d’energia dinàmica inclou principalment el consum d’energia de curtcircuit i el consum d’inversió, que són els components principals del consum d’energia d’aquest disseny. El consum d’energia de curtcircuit és el consum d’energia intern, que és causat pel curtcircuit instantani provocat per l’encesa del tub P i del tub N en un moment determinat del dispositiu. El consum d’energia facturat es produeix per la càrrega i descàrrega de la capacitat de càrrega a la sortida del dispositiu CMOS. El consum d'energia de fuites inclou principalment el consum d'energia causat per fuites sub-llindars i fuites de porta.
Avui en dia, les dues fonts més importants de consum d’energia són: la conversió de capacitat i la fuga de llindar.
2.2 Principals mètodes per reduir el consum d'energia
Figura 2 Mètodes principals per reduir el consum d'energia dels xips
2.2.1 Reduir la tensió d'alimentació Vdd
Illa de tensió: diferents mòduls utilitzen tensions d’alimentació diferents.
Escala de tensió de nivell MulTI: hi ha diverses fonts de voltatge al mateix mòdul. Canvieu entre aquestes fonts de tensió segons les diferents aplicacions.
Escala de freqüència de tensió dinàmica: la versió actualitzada d '"ajust de tensió multi-nivell", que ajusta dinàmicament la tensió segons la freqüència de treball de cada mòdul.
AdapTIve Voltage Scaling: una versió actualitzada de DVFS que utilitza un circuit de retroalimentació que pot controlar el comportament del circuit per ajustar el voltatge de manera adaptativa.
Circuit sub-llindar (el disseny és més difícil i encara es manté en l'àmbit de la investigació acadèmica)
2.2.2 Reduir la freqüència f i la taxa de rotació A
Optimització del codi (extracció de factors comuns, reutilització de recursos, operació isolaTIon, treball en sèrie per reduir el consum màxim d’energia, etc.)
Rellotge tancat
Estratègia multi-rellotge
2.2.3 Reduir la capacitat de càrrega (CL) i la mida del transistor (Wmos)
Reduir unitats seqüencials
Reducció d'àrea i d'escala del xip
Actualització del procés
2.2.4 Reduir les fuites de corrent de fuita
Tensió de llindar de control (tensió llindar) (tensió llindar ↑ corrent de fuita ↓ si s’utilitza MTCMOS, VTCMOS, DTCMOS)
Controleu el voltatge de la porta (Gate Voltage) (controlant la tensió de la font de la porta per controlar el corrent de fuita)
Pila de transistors (connecteu transistors redundants en sèrie, augmenteu la resistència per reduir el corrent de fuita)
Font d'alimentació tancada (alimentació de potència o PSO) (quan el mòdul no funciona, apagueu l'alimentació per reduir eficaçment el corrent de fuita)
3 Optimització del consum d'energia de l'arbre del rellotge en xip RFID
Quan el xip funciona, una gran part del consum d'energia es deu a la rotació de la xarxa de rellotge. Si la xarxa de rellotge és gran, la pèrdua d’energia causada per aquesta part serà molt gran. Entre moltes tecnologies de poca potència, el rellotge tancat té l’efecte de contenció més fort en el consum d’energia inversa i el consum d’energia interna. En aquest disseny, la combinació de tecnologia de rellotge tancat de diversos nivells i una estratègia especial d’optimització de l’arbre del rellotge estalvien una gran part del consum d’energia. Aquest projecte va utilitzar diverses estratègies d'optimització per al consum d'energia en el disseny lògic i va provar alguns mètodes en la síntesi de back-end i el disseny físic. Mitjançant diverses optimitzacions de potència i iteracions a la part frontal i posterior, es va trobar el disseny lògic del codi i el consum mínim d'energia.
4.1 Afegiu manualment el rellotge en fase RTL
Figura 3 Esquema esquemàtic del rellotge tancat
mòdul data_reg (En, Dades, clk, fora)
entrada En, clk;
input [7: 0] Dades;
sortida [7: 0] fora;
sempre @ (posedge clk)
if (En) out = Dades;
endmodule
El propòsit d’aquesta etapa és principalment doble: el primer és afegir una unitat de rellotge tancat per controlar la taxa de rotació i reduir el consum d’energia dinàmica de manera més raonable segons la probabilitat de rotació de rellotge de cada mòdul. El segon és produir una xarxa de rellotges amb una estructura equilibrada tant com sigui possible. Es pot garantir que es poden afegir alguns buffers de rellotge a l'etapa de síntesi de l'arbre del rellotge de fons per reduir el consum d'energia. La unitat ICG (Integrated Gating) de la biblioteca de cel·les de foneria es pot utilitzar directament en el disseny de codi real.
4.2 Les eines de la fase de síntesi s’insereixen a la porta integrada
Figura 4 Inserció de rellotge tancat durant la síntesi lògica
#Set opcions de tancament de rellotge, el valor per defecte max_fanout és il·limitat
set_clock_gating_style -sequential_cell pestell \
-positive_edge_logic {integrada} \
-punt_control abans \
-activar l'exploració de senyal_control
#Creeu un arbre de rellotge més equilibrat inserint ICG "sempre activats"
defineix power_cg_all_registers com a cert
estableix power_remove_redundant_clock_gates true
read_db design.gtech.db
top_design actual
enllaç
font design.cstr.tcl
#Insereix el tancament del rellotge
insert_clock_gating
compilar
#Genereu un informe sobre el tancament del rellotge inserit
report_clating_gating
El propòsit d’aquesta etapa és utilitzar l’eina integrada (CC) per inserir automàticament la unitat tancada per tal de reduir encara més el consum d’energia.
Cal tenir en compte que la configuració dels paràmetres per inserir ICG, com ara el ventilador màxim (com més gran és el ventilador, més estalvi d’energia, més equilibrat és el ventilador, menor serà la distinció, segons el disseny, tal com es mostra a la figura), i la configuració del paràmetre minimum_bitwidth A més, és necessari inserir un ICG normalment obert per a estructures de control de portes més complexes per fer l’estructura de xarxa de rellotge més equilibrada.
4.3 Optimització del consum d'energia a l'etapa de síntesi de l'arbre del rellotge
Figura 5 Comparació de dues estructures d'arbres de rellotge (a): tipus de profunditat a diversos nivells; (b): tipus pla de pocs nivells
Primer introduïu la influència dels paràmetres complets de l'arbre del rellotge sobre l'estructura de l'arbre del rellotge:
Esbiaix: esbiaix del rellotge, l'objectiu general de l'arbre del rellotge.
Retard d'inserció (latència): el retard total del camí del rellotge, que s'utilitza per limitar l'augment del nombre de nivells de l'arbre del rellotge.
Taranstió màxima: el temps màxim de conversió limita el nombre de memòries intermèdies que pot accionar la memòria intermèdia de primer nivell.
Capacitat màxima de ventilació màxima: la capacitat de càrrega màxima i la ventilació màxima limiten el nombre de memòries intermèdies que pot accionar la memòria intermèdia de primer nivell.
L’objectiu final de la síntesi d’arbres de rellotge en el disseny general és reduir la desviació del rellotge. Augmentar el nombre de nivells i reduir cada nivell de fanout invertirà més memòria intermèdia i equilibrarà amb més precisió la latència de cada ruta del rellotge per obtenir una inclinació més petita. Però per al disseny de baixa potència, especialment quan la freqüència del rellotge és baixa, els requisits de sincronització no són molt alts, de manera que s’espera que l’escala de l’arbre del rellotge es pugui reduir per reduir el consum d’energia de commutació dinàmica causat per l’arbre del rellotge. Com es mostra a la figura, reduint el nombre de nivells de l’arbre del rellotge i augmentant el ventall, es pot reduir la mida de l’arbre del rellotge. No obstant això, a causa de la reducció del nombre de memòries intermèdies, un arbre de rellotge amb un nombre de nivells menor que un arbre de rellotge de diversos nivells Simplement equilibra aproximadament la latència de cada ruta de rellotge i obté una inclinació més gran. Es pot veure que amb l’objectiu de reduir l’escala de l’arbre del rellotge, la síntesi d’arbres de rellotge de baixa potència és a costa d’incrementar una certa esbiaixada.
Específicament per a aquest xip RFID, fem servir el procés CMOS LOGIC / MS / RF TSMC 0.18um, i la freqüència del rellotge és de només 1.92 M, que és molt baixa. En aquest moment, quan el rellotge s’utilitza per a la síntesi d’arbres de rellotge, el rellotge baix s’utilitza per reduir l’escala de l’arbre del rellotge. La síntesi d'arbres de rellotge de consum d'energia estableix principalment les restriccions de desviació, latència i transitó. Com que restringir el ventilador augmentarà el nombre de nivells d'arbre de rellotge i augmentarà el consum d'energia, aquest valor no està definit. El valor per defecte de la biblioteca. A la pràctica, hem utilitzat 9 restriccions d’arbre de rellotge diferents, i les restriccions i els resultats complets es mostren a la taula 1.
5 Conclusió
Com es mostra a la taula 1, la tendència general és que, com més gran sigui l’inclinació objectiu, menor serà la mida final de l’arbre del rellotge, menor serà el nombre de memòries intermèdies d’arbre del rellotge i menor serà el consum d’energia dinàmica i estàtica corresponent. D’aquesta manera es desarà l’arbre del rellotge. La finalitat del consum. Es pot veure que quan l’inclinació objectiu és superior a 10 ns, el consum d’energia bàsicament no canvia, però el gran valor d’inclinació provocarà el deteriorament del temps de retenció i augmentarà el nombre de memòries intermèdies inserides en reparar-ne el temps. s’hauria de fer un compromís. Del gràfic Estratègia 5 i Estratègia 6 són les solucions preferides. A més, quan se selecciona la configuració òptima d’inclinació, també podeu veure que, com més gran sigui el valor de transició màxim, menor serà el consum final d’energia. Això es pot entendre com com més llarg sigui el temps de transició del senyal del rellotge, menor serà l'energia necessària. A més, la configuració de la restricció de latència es pot ampliar tant com sigui possible i el seu valor té poc efecte sobre el resultat final del consum d'energia.
El nostre altre producte:
