El retard d'àudio es pot utilitzar per a transmissions en directe d'estacions de ràdio. Retarda el senyal d’àudio durant un període de temps abans de l’emissió, per evitar que la llengua de l’amfitrió o alguns comentaris poc saludables de l’audiència de la línia directa d’audiència es difonguin pels mitjans de difusió, aconseguint així la transmissió segura de programes en directe. Com a equip de transmissió, els retardadors d’àudio tenen requisits elevats per a indicadors de rendiment com ara rang dinàmic, distorsió, relació senyal-soroll i resposta de freqüència, de manera que s’utilitza generalment la tecnologia digital. Mitjançant el disc dur de la targeta de so full-duplex integrat de l’ordinador, el programari pot fer parpellejar el senyal d’àudio, però és incòmode d’utilitzar i operar, la fiabilitat és deficient i el rendiment i el preu són relativament baixos. El retardador d’àudio digital de qualitat de difusió basat en el xip D-ΔADC i DSP d’alta precisió proposat en aquest article té les característiques d’un índex d’alt rendiment, un funcionament senzill i funcions completes. L'esquema de disseny s'ha comercialitzat.
1 Estructura del sistema
1.1 Configuració del sistema
El maquinari del retardador és una estructura mestre-esclau, tal com es mostra a la figura 1, que es compon principalment d’un transmissor M d’un sol dormitori 8HC05C8, un xip DSP MTS320C32 i un còdec d’àudio CS4224. M68HC05C8 s'utilitza com a amfitrió de tot el sistema per completar la funció de control del sistema. Com a nucli del sistema, TMS320C32 completa la funció de retard del senyal d'àudio. CS4224 i el circuit de condicionament d'entrada i sortida d'àudio treballen junts per completar la conversió A / D i D / A de senyals d'àudio.
El retard d'àudio es pot utilitzar per a transmissions en directe d'estacions de ràdio. Retarda el senyal d’àudio durant un període de temps abans de l’emissió, per evitar que la llengua de l’amfitrió o alguns comentaris poc saludables de l’audiència de la línia directa d’audiència es difonguin pels mitjans de difusió, aconseguint així la transmissió segura de programes en directe. Com a equip de transmissió, els retardadors d’àudio tenen requisits elevats per a indicadors de rendiment com ara rang dinàmic, distorsió, relació senyal-soroll i resposta de freqüència, de manera que s’utilitza generalment la tecnologia digital. Mitjançant el disc dur de la targeta de so full-duplex integrat de l’ordinador, el programari pot fer parpellejar el senyal d’àudio, però és incòmode d’utilitzar i operar, la fiabilitat és deficient i el rendiment i el preu són relativament baixos. El retardador d’àudio digital de qualitat de difusió basat en el xip D-ΔADC i DSP d’alta precisió proposat en aquest article té les característiques d’un índex d’alt rendiment, un funcionament senzill i funcions completes. L'esquema de disseny s'ha comercialitzat.
1 Estructura del sistema
1.1 Configuració del sistema
El maquinari del retardador és una estructura mestre-esclau, tal com es mostra a la figura 1, que es compon principalment d’un transmissor M d’un sol dormitori 8HC05C8, un xip DSP MTS320C32 i un còdec d’àudio CS4224. M68HC05C8 s'utilitza com a amfitrió de tot el sistema per completar la funció de control del sistema. Com a nucli del sistema, TMS320C32 completa la funció de retard del senyal d'àudio. CS4224 i el circuit de condicionament d'entrada i sortida d'àudio treballen junts per completar la conversió A / D i D / A de senyals d'àudio.
CS4224 és un còdec d’àudio de 24 bits d’alt rendiment. Utilitza tecnologia Σ-Δ per proporcionar conversió estèreo digital / analògica i analògica / digital full-duplex, amb un rang dinàmic de 105 dB, una distorsió harmònica i un funcionament de -97 dB i una freqüència de mostreig de 32 kHz, 44.1 kHz i 48 kHz són opcionals. El xip adopta entrades i sortides diferencials, amb filtre antialiasing on-chip, filtre de suavitzat de sortida i circuit de filtre digital de no èmfasi, amb control de volum analògic, compatible amb el mode de treball mestre o esclau.
TMS320C32 és un xip DSP de coma flotant de baix cost i alt rendiment, molt adequat per al processament de senyals de veu digitals. Admet el bus d’adreces de 24 bits i el bus de dades de 32 bits i pot adreçar la memòria de gran capacitat que requereix el retardador. També té una interfície sèrie per facilitar la interfície CS4224 amb entrada i sortida de dades d’àudio en sèrie.
M68HC05C8 realitza la interfície home-màquina, gestiona la pantalla del teclat i la interfície de control remot del retardador i controla el funcionament de CS4224 i TMS320C32.
1.2 Interfície de memòria
TMS320C32 té una interfície de memòria externa millorada, la memòria del programa pot tenir 16 i 32 bits d'amplada i la memòria de dades pot tenir 8/16/32 bits d'amplada. TMS320C32 utilitza dos conjunts de senyals estroboscòpics STRB1 i STRB0, que tenen diferents intervals d’adreces. Cada grup de senyals estroboscòpics consta de quatre pins, que s’utilitzen com a selecció de xips i línies d’adreça addicionals. Les característiques dels pins estan determinades pel registre de control del bus corresponent a cada grup de senyals estroboscòpics. Si definiu alguns camps del registre de control del bus, podeu especificar el tipus de dades i l’amplada de la memòria externa.
El retard utilitza dos conjunts de memòries amb amplades diferents. SRAM emmagatzema dades d'àudio. Estableix l’amplada de memòria a 32 bits i el tipus de dades a 32 bits. Com que el còdec d'àudio CS4224 és de 24 bits, en realitat fa servir 24 bits i consta de tres SRAM de 8 bits, cadascun amb selecció de xips STRB0_B0 ~ 2. El xip FLASH 28F512 emmagatzema el programa de processament del senyal d'àudio de l'usuari, l'amplada de la memòria és de 8 bits i s'utilitza la selecció de xips ATRB1_B0.
La interfície de memòria considera principalment la velocitat de la memòria per determinar quants estats d'espera cal inserir. Com que la freqüència de rellotge TMS320C32 és de 40 MHz i la velocitat d’accés a la memòria FLASH és de 150ns i la velocitat d’accés de SRAM és de 70ns, s’ha d’inserir un estat d’espera. TMS320C32 té un generador d'estat d'espera programari intern programable, seleccioneu el mode de treball del generador d'estat d'espera a través del domini SWW del registre de control STRBx i escriviu el nombre de cicles de màquina a esperar al domini WTCNT. Atès que la memòria del programa i l'emmagatzematge de dades són STROB1 i STRB0 respectivament estrobats, es pot establir el nombre requerit de cicles de màquina segons les seves respectives velocitats d'accés.
TMS320C32 té una funció de guia de programes. Quan es restableix el maquinari, el pin MCBL / MP és alt, aleshores funciona en mode microordinador, executa el programa d’arrencada amb xip i carrega el programa d’usuari a la memòria FLASH a la RAM interna d’alta velocitat per executar-lo. El mode d’arrencada es pot determinar mitjançant el pin INT0 ～ 3, l’adreça de càrrega de la memòria externa es selecciona com a zona d’arrencada3 segons el mode de connexió de la memòria i no s’utilitza el senyal d’enllaç de mans. La part frontal de la memòria FLASH és la capçalera del programa, que inclou la informació necessària per a l’arrencada de TMS320C32, com ara l’amplada de la memòria externa, el contingut del registre de control del bus després de l’arrencada, la longitud de cada bloc de dades, l’amplada de la memòria de destinació i del tipus de dades.
El nostre altre producte:
